FPGA时序约束短期班

Heracles

一、班型

时序约束周末现场班

二、授课方式

面授

三、授课校区

广州市番禺区天安节能科技园14号楼512

四、适用人群

1、在校学生

2、初入FPGA行业者

3、资深FPGA工程师仍需提高能力者

4、集成电路\IC设计和后端工程师

5、其他有学习时序约束需求的

五、上课时间

每周末，周六-周日连续两天，开课日期咨详询客服

六、课程简介

FPGA时序约束是FPGA设计中的一个重点，也是难点。

时序约束是什么？

时序约束用在哪些场景？

时序约束到底怎么用？

面对这些你是否一头乱麻，无从下手，望而生畏？

现有的教材大部分是介绍概念、时序分析工具和计算公式的。我们学习教材之后觉得已经完全掌握，但是当需要真正做项目的时候，你是不是有无从下手的感觉？

明德扬最看重的是实践经验，一切不能用于实践的理论都是扯淡。为此，明德扬抛开一切复杂的理论，就从工程实践的角度来讲解时序约束。

七、教学目的

让学员再遇到时序约束的问题时可以做到游刃有余

八、课程内容

时  间	主  题	内  容
星期六 9：00-10：30	FPGA时序原理	FPGA时序介绍 FPGA建立时间和保持时间概念 FPGA寄存器延时、组合逻辑延时等概念 分析时钟频率的影响因素 关键路径及解决方法 流水线设计以及案例讲解
星期六 10：40-12：10	使用VIVADO进行时序分析	演示Vivado新建工程 演示vivado完成时序约束的过程 演示从VIVADO中看时序结果
星期六 14：30-16：00	时钟约束和输入延时	Vivado对时钟进行约束的方法 输入时钟（包括管脚直接输入、差分时钟和GT恢复时钟）、PLL等衍生时钟和用户分频时钟的约束方法 虚拟时钟概念、作用和使用场合。 输入延时(input delay)的概念和约束方法。 系统同步、源同步中SDR、源同步中的DDR中心对齐、源同步中的DDR边沿对齐、有数据无时钟等几个场合，input delay的约束方法。重点讨论各个场合下，参数获取的方法。
星期六 16：10-17：40	输出延时和时序案例	重点讲解output delay的概念 讲解系统同步、源同步中SDR、源同步中的DDR中心对齐、源同步中的DDR边沿对齐、有数据无时钟等几个场合，input delay的约束方法。重点讨论各个场合下，参数获取的方法 讲解使用随路时钟解决输出延时的问题。 双向IO口的约束方法 异步时钟的约束方法。 通过案例代码，讨论亚稳态的原因、预防方法。 讲解亚稳态的原则；不同场合下的亚稳态解决方法：单比特信号、多比特数据流、异步接口
星期天 09：00-12:00	时序报表解读	讲解VIVADO时序分析原理，内容有：Capture Edge vs Launch Edge、Four types of timing path、timing path sections、data arrive time、clock arrive time、data required time – set up、data required time – hold、setup slack、hold slack、slack公式。 通过一个工程，利用VIVADO进行约束并导出报表。 讲解整个时序报表，内容包括：如何区分建立时间分析和保持时钟分析、讲解报表中路径对应关系、讲解路径延时的计算方法。
星期天 14:30-17:40	案例实践	SDRAM案例，分析该SDRAM项目的input delay参数计算方法和约束方法。 完整工程案例。提供完整工程，讲授时序的约束的全过程。

九、教学特色

本课程基于VIVADO平台，讲述时序约束原理、约束方法。授课方式为面授，由至简设计法创始人，暨南大学研究生导师潘文明先生主讲，总课时12个学时。

1、基于Vivado平台的时序约束方法

2、此时序约束方法、时序约束报表通用于集成电路\IC领域的约束方法

3、提供学习过程所需软硬件环境，一人一台电脑学习，提供时序约束案例，解决实质项目问题

4、毫无保留的传授参数的获取方法

5、为学员的项目提供专项答疑

十、学习保障

u  提供学习过程所需软硬件环境，一人一台电脑学习，提供时序约束案例，解决实质项目问题

u  毫无保留的传授参数的获取方法

u  为学员的项目提供专项答疑

十一、学费

学费1980元包含两天共12个学时，食宿自理

团体优惠：

3-5人报名，每人优惠50元；

6-10人报名，每人优惠200元；

10-20人报名，每人优惠400元；

20人以上，可联系客服升级为企业定制培训，确定企业定制培训价格，导师也可去企业上课。