【FPGA至简设计原理与应用】第一篇第三章硬件描述语言Verilog第5节三目运算符

明德扬肖老师

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5.8 条件运算符

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1. 本节主要进行组合逻辑的介绍，包括：程序语句（assign语句、always语句），数字进制（二进制、不定态、高阻态），算数运算符（加、减、乘、除运算符），逻辑运算符（逻辑与、或、非运算符），按位逻辑运算符（单目按位与、或、非运算符，双目按位与、或、异或运算符），关系运算符，移位运算符（左移、右移运算符），条件运算符（三目运算符、if语句、case语句、选择语句等），拼接运算符；
2. ALTERA和VIVADO文档



5.8.1三目运算符

Verilog HDL语法中条件运算符（?：）带有三个操作数（即三目运算符），其格式一般表达为：

条件表达式？真表达式：假表达式；     condition_expr?  true_expr : false_expr；

   

其含义为：当“条件表达式”为真（即逻辑1），执行“真表达式”；当“条件表达式”为假（即逻辑0），执行“假表达式”。即当condition_expr为真(即值为1)，选择true_expr；如果condition_expr为假(值为0)，选择false_expr。如果condition_expr为x 或z ，结果将是按以下逻辑true_expr和false_expr按位操作的值： 0与0得0，1与1得1，其余情况为x 。

应用举例如下：

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regs，t，u，t；    always@（*）begin    r =s ? t : u ;    end

在上面的表达式中s如果为真，则把t赋值给r；如果s为假，则把u赋值给r。

对应硬件电路图如下所示。

条件运算符的使用有以下几点需要注意的地方：

（1）条件表达式的作用实际上类似于多路选择器，如图1.3-8所示。同时，其可以用if-else语句来替代。

（2）条件运算符可用在数据流建模中的条件赋值，这种情况下条件表达式的作用相当于控制开关。例如：

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wire[2:0] student ;    assign  student = Marks >18 ?Grade_A：Grade_C ;

其中，表达式Marks > 18如果为真，则Grade_A赋值为student；如果Marks > 18为假，则Grade_C赋值为Student。

对应硬件电路图如下所示。

（3）条件运算符也可以嵌套使用，每个“真表达式”和“假表达式”本身就可以是一个条件表达式。例如：

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reg OUT，M，CTL，CLT，A，B，C，D；      assign OUT = （M = = 1）?（CTL  ? A：B）：（CLT ? C：D）；

上面代码所代表的含义是：表达式M == 1如果为真，则判断CTL是否为真，如果CTL为真就将A赋值给OUT，如果为假就将B赋值给OUT；如果M = = 1为假，则判断CLT是否为真，如果CLT为真就将C赋值给OUT，如果为假就将D赋值给OUT。

对应硬件电路图如下所示。