明德扬论坛

 找回密码
 立即注册

QQ登录

只需一步,快速开始

微信扫一扫,快捷登录!

查看: 56693|回复: 0

【技巧分享】在设计文件中,如何确定信号是reg型还是wire型?

[复制链接]
发表于 2019-10-15 14:21:00 | 显示全部楼层 |阅读模式

马上注册,看完整文章,学更多FPGA知识。

您需要 登录 才可以下载或查看,没有帐号?立即注册

x
      
       当我们使用Verilog时,对于信号定义为reg型还是wire型比较混乱,那么今天我们就来讲一讲如何快速的进行信号定义。

        在Verilog中,wire永远是wire,就是相当于一条连线,用来连接电路,不能存储数据,无驱动能力,是组合逻辑;并且只能在assign左侧赋值,不能在always @ 中赋值。

        reg可以综合成register,latch,甚至是wire(当其只是中间变量的时候),能存储数据,有驱动能力,可以用于组合逻辑或者时序逻辑;在always @模块表达式左侧被赋值。

        掌握了基本原理,并不代表我们可以快速的判断信号类型。我们在实际设计中,并不需要考虑这么多,对于信号类型的定义,明德扬有一个小技巧,按照这个技巧使用,就不会出错。即“用always实现的是reg型,其它都是wire型”。

我们举几个例子来使用一下此技巧。

       案例一:
        下面代码可以看出是由always模块引导的,因此属于reg类型:
1.png
                              
     
        案例二:
        下面代码不是由always模块引导的,因此属于wire类型:

2.png
         
      
        案例三:
        下面代码是由always模块引导的,因此属于reg类型:

3.png

        
        案例四:
        下面代码是由assign模块引导的,不是由always模块引导的,因此属于wire类型:

4.png

      
        案例五:
        在测试文件中,凡是initial模块引导的信号都是reg类型,因此下面代码属于reg类型:

5.png


        掌握了信号类型的原理,就非常好判断信号的类型了。大家试着多看一些案例设计进行验证,就会发现明德扬的小技巧非常好用。因此希望大家可以牢记,定义信号类型时,用always实现的是reg型,其它都是wire型。如果可以完全掌握并多加应用,今后的工程师道路会节省不少的脑细胞。更多FPGA技巧敬请关注明德扬,有疑问的同学也可以留言给我们互相讨论!

reg、wire怎么确定?明德扬总结了以下的3句话,大家记好啦:

1、功能文件:由本模块产生,并且用always产生的信号,就定义成reg
2、测试文件:由初始化产生(一般是对测模块的输入)的信号,就定义成reg
3、除了以上两种情况,就定义成wire型





上一篇:【汇总贴】FPGA学习专题分享汇总贴
下一篇:【技巧分享】时序逻辑和组合逻辑的区别和使用
1 喜欢他/她就送朵鲜花吧,赠人玫瑰,手有余香! 鲜花榜单
加QQ:1744527324,获取更多FPGA资料!
您需要登录后才可以回帖 登录 | 立即注册

本版积分规则


QQ|手机版|小黑屋|MDYBBS ( 粤ICP备16061416号-1

GMT+8, 2020-10-24 05:22 , Processed in 0.514889 second(s), 18 queries , File On.

Powered by Discuz! X3.4

本论坛由广州健飞通信有限公司所有

© 2001-2019 Comsenz Inc.

快速回复 返回顶部 返回列表