- AMD宣布350亿美元收购赛灵思，FPGA走上穷途末路？ (0篇回复)
- 分享一个简单的I2C单字节读写测试工程，实测可用 (2篇回复)
- 分享一个数据统计工程 (0篇回复)
- sdram读写问题 (0篇回复)
- 【公告】2020年国庆放假安排 (0篇回复)
- quartus经常奔溃，Windows10，有救不 (2篇回复)
- IC设计/FPGA初学入门课程（适合初学者） (0篇回复)
- 【资料更新公告】 (0篇回复)
- 这个PLL IP核大家见过吗，可以去掉复位信号吗 (2篇回复)
- FPGA中调用乘法器ip如何通过流水线操作减少ip数目 (2篇回复)
- 请问下时钟区域的概念？SRCC和MRCC在使用上的区别是什么？ (0篇回复)
- Xilinx FPGA提供DDR4内存接口解决方案 (2篇回复)
- 英特尔Arria 10 SOC FPGA开发板硬件支持32位 DDR4 SDRAM (2篇回复)
- 支持Xilinx FPGA中的32位 DDR4 SDRAM (2篇回复)
- 喜讯！热烈祝贺我司通过国家高新技术企业认定！ (0篇回复)
- 【每日一题】 成为IEEE标准的HDL有 ? (1篇回复)
- 【每日一题】 (0篇回复)
- 【每日一题】关于包文的题目 (1篇回复)
- 【每日一题】定位问题的题目 (3篇回复)
- 赛灵思为百度下一代人工智能终端应用开发提供助力 (0篇回复)
- 【每日一题】下面脉冲练习题，请写出其功能代码。 (2篇回复)
- 温度检测工程（求采纳，拜托老师~） (2篇回复)
- 【每日一题】下面是某段代码，现在想把它改成状态机的写法。功能不变，该状态机可划分 (2篇回复)
- 【每日一题】在Verilog中定义了宏名`define sum a+b+c下面宏名引用正确的是（） 。 (1篇回复)
- 【每日一题】要判断信号q是否正确，应该在modelsim，抓取clk、rst_n、a、b、和q等... (1篇回复)
- 【每日一题】使用Verilog HDL进行逻辑设计，端口类型有哪些（）。 多选题 (2篇回复)
- 支持iic配置，并且显示color bar 的vga 接口？ (0篇回复)
- 第一个串口实验，自己敲的，纪念一下每天的进步。 (5篇回复)
- 【每日一题】下图中，哪些时钟参数是用户通过代码可以改变的？ (4篇回复)
- 【每日一题】使用Verilog HDL进行逻辑设计，可综合的变量类型有 (3篇回复)
