【每日一题】使用Verilog HDL进行逻辑设计，可综合的变量类型有
同学们，上午好。为了提高大家学习能动性与专业技术水平，我将会不定时在群里进行不同主题提问，这就要你们活动活动脑子啦，日积月累达到能力提升哟~
今日题目：使用VerilogHDL进行逻辑设计，可综合的变量类型有（）？
A、reg B、wire
C、buffer D、string
E、double F、integer
希望同学们积极思考，踊跃参与答题哦~
同学们，晚上好。我来公布答案啦！
今日题目：【每日一题】使用Verilog HDL进行逻辑设计，可综合的变量类型有（）？
http://www.fpgabbs.cn/forum.php?mod=viewthread&tid=954&fromuid=9396
(出处: 明德扬论坛)
正确答案是：ABF 同学们，晚上好。我来公布答案啦！今日题目：【每日一题】使用Verilog HDL进行逻辑设计，可综合的变量类型有（）？ http://www.fpgabbs.cn/forum.php?mod=viewthread&tid=954&fromuid=9396 (出处: 明德扬论坛) 正确答案是：ABF
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