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时钟和PLL问题的交流【汇总帖】

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发表于 2020-8-4 14:53:06 | 显示全部楼层 |阅读模式

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【问题1】PLL的ip核频率能调到1HZ吗?
答:不可以,对于这种问题,可以打开ip核的生成界面,设置一下看看,可以设置就是能达到,不能设置就是达不到

【问题2】对于板子硬件上造成时钟不稳定,在设计中如何改善?
答:使用pll就可以,占空比影响不大,一般没啥问题

【问题3】FPGA在设置pll的ip核怎么可以把locked信号去掉
答:不勾选,就没有了 po.png
【问题4】一个时钟经过PLL后,还是同步时钟吗?
答:PLL可以设置为同频同相,这样PLL出来的时钟将与进入的时钟是相同的,是同步时钟。      异步时钟,通常是指不同源的时钟,指不同晶振产生的时钟。

【问题4】当需要的频率,小于PLL的最小范围时,怎么做?
答:如果频率都小于PLL的最小范围,说明这个时钟频率很小了,这个时候可以使用计数器来分频,一般不会有问题的,毕竟速度小。

【问题5】如何检查时钟是否正常?
答:1. 使用示波器测量,可以观测到时钟是否稳定以及频率是否正确。
       2. 将时钟连到PLL上,观测信号lock是否为1,为1表示正常。注意,这只能说明时钟稳定,不能说明频率正确。
       3. 将时钟连到在线调试工具,作为采样时钟,如果调试工具正常工作,说明时钟是有的,但不能说明时钟稳定,不能说明频率正确。








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