FPGA中调用乘法器ip如何通过流水线操作减少ip数目

小甲鱼

问题：设计64*64乘法器，我的思路是调用底层16*16ip完成64*64的乘法器，但是需要16个16*16，会造成面积过大，如何改进这种设计？

lixin

设置IP核的时候，可以使用多级流水来实现。