QSYS SDRAM时序问题？

九五656 · 发表于 2021-1-27 18:19:09

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请教一个关于QSYS SDRAM的时序问题
首先用timequest看时序报告时，出现这一大片红的现象，是QSYS内部的信号出现了时序违规
当用signaltap II看读写信号时，写确保写入全是零，但读出来的时候，相同的地址，有时读出为0，有时读出为其他数据
这是因为时序导致的还是设计问题？
该如何解决呢？
其他路径已经没有时序违规了，只有这个存在违规

九五656 · 发表于 2021-1-27 18:21:48

有时改改quartus里面的配置，使这个时序违规只存在一两条，而且最多一条只有0.031ns的建立时间不满足，我想应该现象会好一点吧？但还是一样的，是我猜想有误吗？

九五656 · 发表于 2021-1-27 18:25:01

请大神们帮帮忙，感激不尽

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