高速ADC采集数据异常的原因？
本帖最后由 沐林小道 于 2023-1-11 09:59 编辑做了一个基于FPGA高速ADC采集的设计，
其中ADC使用的是AD9434-500这个片子，FPGA使用的是XC7A100T-2FGG484I。
ADC使用的时钟源是350MHz的5032LVDS差分有源晶振。
代码的实现流程如下图片1：
未做IDELAY延时调整，采集的1MHz正弦信号如下图片2：
做了IDELAY延时调整到最好的刻度，采集的1MHz正弦信号如下图片3：
其中延时使用的是200MHz时钟，每增加调整一个刻度延时增加78ps。
虽然做了数据与时钟同步调整，但是还是没办法彻底将毛刺去掉。
请问这是什么原因呢？
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