点灯实验，reg声明变量报错
本帖最后由 damin 于 2022-10-12 14:53 编辑reg ledx; 在点灯实验中，将点灯条件变成一个reg，编译不过
//always time logic
always@(posedge clk or negedge rst_n)begin
if(rst_n == 1'b0)begin
led <= 1;
end
else if(light_on)begin
led <= 0;
end
else if(end_cnt0)begin
led <= 1;
end
end
assign light_on = add_cnt0 && (cnt0 == (SECOND_PER_CNT - 1));
light_on这个变量，如果声明成reg的话，会编译报错，要声明成wire的才行，为啥？不是always里面要用reg吗？
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