01 FPGA 笔试面试
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建议先下载题目文件进行做题，而后看答案讲解视频哈！
一、题目文件：
二、逐题详细讲解：
第一题：Write a sequence of 3-bit grey code. Can you derive a general equation to convert binary to grey code?
（点我观看解题思路）
第二题：怎样将一个 single-bit 信号从快时钟域送到慢时钟域，或慢送到快？Multi-bit 信号呢？http://p1.pstatp.com/large/pgc-image/fcc20cb0f38e4b589c7a16ccf286b678http://p3.pstatp.com/large/pgc-image/1b0f8cfd9e22484890970c35b27b8471
（点我观看解题思路）
第三题：设计一个计算连续 Leading Zeros 个数的电路。输入 8-bit，输出 4-bit。
（点我观看解题思路）
第四题：出下面两个状态机的逻辑综合图，并说明两种写法的优缺点！[凹凸 2008]
（点我观看解题思路）
第五题：设计地址生成器。
要求依次输出以下序列：0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,
16,24,18,26,.................................,31,
32,40,34,42,.................................,47,
48,56,50,58,.................................,63,
64,72,66,76,.................................,79
（点我观看解题思路）
第六题：假设存在 positive clock skew 为 10ns，问最高电路频率。能容忍的最大 positive clock skew能容忍的最大 negative clock skewpositive clock skew：DFF2 的 clock 比 DFF1 的来的晚negative clock skew：DFF2 的 clock 比 DFF1 的来的早Tsetup=1ns Thold=1ns Tclk->q=1nshttp://p3.pstatp.com/large/pgc-image/c34fb0fef8394d43a8f18ecd33a66317
（点我观看解题思路）
第七题：阻塞赋值和非阻塞赋值的区别
（点我观看解题思路）
第八题：化简代码使硬件尽可能少
（点我观看解题思路）
第九题：2进制的 1101.101 变成十进制是多少？
（点我观看解题思路）
第十题：下面哪种写法会产生 latch？为什么？http://p1.pstatp.com/large/pgc-image/5c563e0c14a644998012d053a7496b2c
（点我观看解题思路）
第十一题：从仿真的角度设计测试 32(bit)*32(bit)的乘法器能否正常工作的过程？
（点我观看解题思路）
第十二题：从仿真的角度设计测试 1024-depth 的 SRAM 能否正常工作的步骤或过程，功能：有 10 位的读写指针，并且读操作与写操作可以同时进行，负责读和写的部分由一个控制器控制。
（点我观看解题思路）
第十三题：报文替换 ID 的功能http://p1.pstatp.com/large/pgc-image/c45aaff8ac484fc495b2e817204bff3b
（点我观看解题思路）
第十四题： flip-flop 和 latch 的区别，rtl 中 latch 是如何产生的
（点我观看解题思路）
第十五题：多时钟域设计中，如何处理跨时钟域信号？
（点我观看解题思路）
第十六题：锁存器比寄存器省面积，但为什么在 IC 设计中通常使用寄存器？
（点我观看解题思路）
第十七题：用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）reg memory; 定义FIFO为N位字长容量M（点我观看解题思路）
第十八题：FPGA 的片上RAM 资源，可以在设计中如下哪些应用？a、ShiftRegister b、ROMc、RAM d、FIFO
第十九题：下列哪些属于时钟约束？a、set_false_path b、set_input_pathc、set_max_delay d、set_multicycle path
第二十题：FPGA可以有哪些工艺？a、SDRAM b、SRAM c、EEPOM b、DDR e、FLASH
第二十一题：下列哪些是FPGA片内资源？a、RAM b、LUT c、DSP d、SDRAM
第二十二题：下列哪些选项是FPGA设计中必须的设计约束？a、管脚约束 b、跨时钟域约束c、时钟周期约束 d、片上RAM位置约束
第二十三题：判断：FPGA中，需要一个1MByte的存储空间，用片上RAM实现即可。
第二十四题：判断：Latch 和Register 的结构是不同的，Latch 是电位控制器件，Register是时序控制器件。
第二十五题：判断：FPGA设计中，访问FLASH的速度比DDR快.
第二十六题：阐述以下数字电路中时钟属性：(1) Jitter ：时钟抖动 (2) clock_skew ：时钟偏移。问题：这两个不同吗？
（点我观看第十八-二十六题解题思路）
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