【FPGA至简设计原理与应用】第一篇 第三章硬件描述语言Verilog第5节不定态
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5.2.3不定态
本文档编号：001100000061
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1.本节主要进行组合逻辑的介绍，包括：程序语句（assign语句、always语句），数字进制（二进制、不定态、高阻态），算数运算符（加、减、乘、除运算符），逻辑运算符（逻辑与、或、非运算符），按位逻辑运算符（单目按位与、或、非运算符，双目按位与、或、异或运算符），关系运算符，移位运算符（左移、右移运算符），条件运算符（三目运算符、if语句、case语句、选择语句等），拼接运算符；
2.ALTERA和VIVADO文档
前文中讲过数字电路只有高电平和低电平，分别表示1和0。但代码中经常能看到x和z，如1’bx，1’bz。那么这个x和z是什么电平呢？答案是并没有实际的电平来对应两者。x和z更多地是用来表示设计者的意图或者用于仿真目的，旨在告诉仿真器和综合器如何解释这段代码。X态，称之为不定态，其常用于判断条件，从而告诉综合工具设计者不关心它的电平是多少，是0还是1都可以。
12345678always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begindout<= 0; end else if(din==4'b10x0)begindout<= 1; endend
上面的例子中可以看出判断条件是din==4’b10x0，该条件等价于din==4’b1000||din==4’b1010，其中“||”是“或”符号。
12345678always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begindout<= 0; end else if(din==4'b1000|| din==4'b1010)begindout<= 1; endend
然而笔者的观点是在设计中直接写成din==4’b1000||din==4’b1010要好于写成“din==4’b10x0”，因为这样的写法更加直接和简单明了。
在仿真的过程中有些信号产生了不定态，那么设计者就要认真分析这个不定态是不是合理的。如果真的不关心它是0还是1，那么可以不解决。但笔者建议所有信号都不应该处于不定态，写清楚其是0还是1，不要给设计添加“思考”的麻烦。
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